Ihirangi huna
1 intel F-Tile Interlaken FPGA IPDesign Exampte Aratohu Kaiwhakamahi
2 1. Arataki Tere Tere
3 2. Hoahoa Example Whakaahuatanga
4 3. F-Tile Interlaken Intel FPGA IP Design Example Archives Aratohu Kaiwhakamahi
5 4. Tuhinga Tuhinga History mo F-Tile Interlaken Intel FPGA IP Design Exampte Aratohu Kaiwhakamahi
6 Tuhinga / Rauemi
6.1 Tohutoro
7 Whakairinga Paanga

intel F-Tile Interlaken FPGA IPDesign Exampte Aratohu Kaiwhakamahi

 

Whakahoutia mo Intel® Quartus® Prime Design Suite: 21.4
Putanga IP: 3.1.0

1. Arataki Tere Tere

Ko te F-Tile Interlaken Intel® FPGA IP matua e whakarato ana i te papa whakamatautau whaihanga me te hoahoa taputapu o muaampe tautoko ana i te whakahiato me te whakamatautau taputapu. Ina whakaputa koe i te hoahoa exampte, te ētita tawhā hanga aunoa i te files e tika ana ki te whaihanga, whakahiato, me te whakamatautau i te hoahoa.

Ko te papa whakamatautau me te hoahoa exampKa tautokohia e ia te NRZ me te PAM4 mo nga taputapu F-tile.
Ko te F-Tile Interlaken Intel FPGA IP matua hanga hoahoa exampmo nga huinga tautoko e whai ake nei o te maha o nga huarahi me nga reeti raraunga.

Ripanga 1. IP Tautokohia nga Whakakotahitanga o te maha o nga huarahi me nga reiti Raraunga
Ko nga huinga e whai ake nei e tautokohia ana i roto i te putanga rorohiko Intel Quartus® Prime Pro Edition 21.4. Katoa
Ko etahi atu huinga ka tautokohia i roto i te putanga a muri ake o te Intel Quartus Prime Pro Edition.

FIG 1 IP Tautokohia nga huinga o te maha o nga huarahi me nga reiti Raraunga

 

Whakaatu 1. Nga Waahi Whanaketanga mo te Hoahoa Example

FIG 2 Nga Waahi Whanaketanga mo te Hoahoa Example

(1) Ka tautokohia e tenei momo rereke te Aratau Titiro-taha Interlaken.
(2) Mo te hoahoa whirihoranga 10-ara, ka hiahiatia e te F-tile nga huarahi 12 o TX PMA kia taea ai te karaka whakawhiti mo te whakaiti i te whiri o te hongere.

*Ko etahi atu ingoa me etahi atu tohu ka kiia he taonga na etahi atu.

Ko te F-Tile Interlaken Intel FPGA IP hoahoa matua exampKei te tautoko a le i nga ahuatanga e whai ake nei:

  • TX roto ki RX aratau loopback rangatū
  • Ka whakaputa aunoa i nga putea rahi kua whakaritea
  • Nga kaha ki te tirotiro i nga paatete taketake
  • Te kaha ki te whakamahi i te Papatohu Pūnaha ki te tautuhi i te hoahoa mo te kaupapa whakamatautau ano

Whakaatu 2. Hoahoa Poraka taumata teitei

FIG 3 Hoahoa Poraka taumata-Tiketike

Nga korero e pa ana

  • F-Tile Interlaken Intel FPGA IP Aratohu Kaiwhakamahi
  • F-Tile Interlaken Intel FPGA IP Release Notes

1.1. Nga Whakaritenga Pumau me nga Pūmanawa
Hei whakamatautau i te exampte hoahoa, whakamahia nga taputapu me nga rorohiko e whai ake nei:

  • Putanga rorohiko Intel Quartus Prime Pro 21.4
  • Kei te waatea te papatohu punaha me te rorohiko Intel Quartus Prime Pro Edition
  • He simulator tautoko:
    — Synopsys* VCS*
    — Synopsys VCS MX
    — Siemens* EDA ModelSim* SE or Questa*
    — Irirangi* Xcelium*
  • Intel Agilex™ I-Series Transceiver-SoC Development Kit

1.2. Te whakaputa i te Hoahoa
Whakaatu 3. Tikanga

FIG 4 Tikanga

A pee i enei mahi ki te whakaputa i te hoahoa example me te papa whakamatautau:

  1. I roto i te rorohiko Intel Quartus Prime Pro Edition, pawhiria File ➤ Ruānuku Kaupapa Hou hei hanga kaupapa hou Intel Quartus Prime, paato ranei File ➤ Kaupapa Tuwhera hei whakatuwhera i tetahi kaupapa Intel Quartus Prime. Ka akiaki koe e te ruānuku ki te tautuhi i tetahi taputapu.
  2. Tauwhāitihia te whanau taputapu Agilex ka tohua te taputapu whai F-Tile mo to hoahoa.
  3. I roto i te Putumōhio IP, kimihia ka paato-rua F-Tile Interlaken Intel FPGA IP. Ka puta te matapihi rereke IP Hou.
  4. Tauwhāitihia he ingoa taumata-runga mo to rereketanga IP ritenga. Ka tiakina e te ētita tawhā ngā tautuhinga rerekētanga IP i roto i te a file whakaingoatia .ip.
  5. Pāwhiritia OK. Ka puta te ētita tawhā.

Whakaahua 4. Exampte Ripa Hoahoa

ATU 5 Exampte Ripa Hoahoa

6. I runga i te ripa IP, whakapūtāhia ngā tawhā mō tō rerekētanga matua IP.
7. I te Exampte ripa Hoahoa, tohua te whiringa Whakamutunga ki te whakaputa i te papa whakamatautau. Tīpakohia te kōwhiringa Synthesis ki te whakaputa i te hoahoa taputapu example. Me kowhiria e koe tetahi o nga whiringa Whakaakoranga me te Synthesis hei whakaputa i te hoahoa o muaample.
8. Mo te Hōputu HDL Hangaia, kei te waatea nga whiringa Verilog me VHDL.
9. Mo te Kete Whanaketanga Whainga, tohua te Agilex I-Series Transceiver-SOC Development Kit.

Tuhipoka: Ina kowhiria e koe te kowhiringa Kete Whakawhanaketanga, ka whakatauhia nga taumahi titi i runga i te nama waahanga taputapu Intel Agilex I-Series Transceiver-SoC Development Kit (AGIB027R31B1E2VR0) a ka rereke pea i to taputapu kua tohua. Mena kei te hiahia koe ki te whakamatautau i te hoahoa i runga i nga taputapu i runga i tetahi PCB rereke, tohua Kore he whiringa kete whanaketanga ka mahia nga tohu tohu tika ki te .qsf file
10. Pāwhiritia Hanga Exampte Hoahoa. Ko te Tohu Exampka puta te matapihi Design Directory.
11. Ki te hiahia koe ki te whakarerekē i te hoahoa exampte ara whaiaronga, ingoa ranei mai i nga taunoa kua whakaatuhia (ilk_f_0_example_design), tirotiro ki te ara hou ka pato i te hoahoa hou exampte ingoa whaiaronga.
12. Paatohia te OK

Tuhipoka: I roto i te F-Tile Interlaken Intel FPGA IP hoahoa exampNa, he SystemPLL he mea hanga aunoa, ka hono ki te F-Tile Interlaken Intel FPGA IP matua. Ko te ara aroākapa SystemPLL i te hoahoa exampko:

example_design.test_env_inst.test_dut.dut.pll

Ko te SystemPLL i roto i te hoahoa exampHe rite te karaka tohutoro 156.26 MHz ki te Kaituku.

1.3. Hanganga Whaiaronga
Ko te F-Tile Interlaken Intel FPGA IP matua e whakaputa ana i nga mea e whai ake nei files mo te hoahoa
example:
Whakaatu 5. Hanganga Whaiaronga

FIG 6 Hanganga Whaiaronga

Ripanga 2. Hoahoa Pūmārō Example File Whakaahuatanga
Ko enei files kei roto i teample_installation_dir>/ilk_f_0_example_design whaiaronga.

FIG 7 Hoahoa Pumau Example File Whakaahuatanga

Ripanga 3. Taumatau File Whakaahuatanga
Tenei file kei roto i teample_installation_dir>/ilk_f_0_example_design/example_design/rtl whaiaronga.

WHAKAAHUA 8 Paee whakamatautau File Whakaahuatanga

Ripanga 4. Nga Tuhituhi Whakamatau
Ko enei files kei roto i teample_installation_dir>/ilk_f_0_example_design/exampwhaiaronga le_design/testbench.

FIG 9 Nga Tuhi Whakamatau

1.4. Whakataurite i te Hoahoa Exampte Testbench
Whakaatu 6. Tikanga

FIG 10 Whakataurite i te Hoahoa Exampte Testbench

A pee i enei taahiraa hei whakatauira i te papa whakamatautau:

  1. I te whakahau whakahau, huri ki te whaiaronga whaihanga testbench. Ko te ara whaiarongaample_installation_dir>/example_design/testbench.
  2. Whakahaerehia te tuhinga whaihanga mo te simulator tautoko e pai ana koe. Ka whakahiato, ka whakahaeretia e te tuhinga te papa whakamatautau i roto i te simulator. Me tirohia e to tuhinga he rite nga tatau SOP me te EOP i muri i te otinga o te whaihanga.

Ripanga 5. Nga Tikanga ki te Whakahaere Whakatau

FIG 11 Nga Tikanga ki te Whakahaere Whakataunga

3. Tātarihia ngā hua. He whaihanga angitu te tuku me te tango i nga paatete, me te whakaatu i te "TEST PASSED".
Ko te papa whakamatautau mo te hoahoa exampKa oti e ia nga mahi e whai ake nei:

  • Ka whakaara ake i te matua F-Tile Interlaken Intel FPGA IP.
  • Ka tā i te tūnga PHY.
  • Ka taki i te tukutahi metaframe (SYNC_LOCK) me nga rohe kupu (poraka).
    (WORD_LOCK).
  • Ka tatari kia maukatihia nga huarahi takitahi me te whakatiaro.
  • Ka timata te tuku paakete.
  • Ka taki i nga tatauranga mokete:
    - Nga hapa CRC24
    — Nga SOP
    — Nga EOP

Ko nga s e whai ake neiampKo te putanga e whakaatu ana i te oma whakamatautau whaihanga angitu:

FIG 12 Nga Tikanga ki te Whakahaere Whakataunga

Tuhipoka: Ko te hoahoa Interlaken exampKa tukuna e te simulation testbench nga paatete 100 ka whiwhi 100 nga paatete.

Ko nga s e whai ake neiampKo te putanga e whakaatu ana i te oma whakamatautau whaihanga angitu mo te aratau titiro-taha Interlaken:

FIG 13 Nga Tikanga ki te Whakahaere Whakataunga

FIG 14 Nga Tikanga ki te Whakahaere Whakataunga

1.5. Te whakahiato me te whirihora i te hoahoa taputapu Example

  1. Whakaritea te exampKua oti te whakatipuranga hoahoa.
  2. I roto i te rorohiko Intel Quartus Prime Pro Edition, whakatuwheratia te kaupapa Intel Quartus Primeample_installation_dir>/example_design.qpf>.
  3. I runga i te Tukatuka tahua, pāwhiri Tīmatahia te Whakaemi.
  4. Whai muri i te whakahiato angitu, he .sof file kei te wātea i roto i to whaiaronga kua tohua.
    A pee i enei taahiraa ki te whakarite i te taputapu exampte hoahoa i runga i te taputapu Intel Agilex me te F-tile:
    a. Honoa te Kete Whakawhanaketanga ki te rorohiko manaaki.
    b. Whakarewahia te tono Mana Karaka, he waahanga o te kete whanaketanga. Tautuhi iarere hou mo te hoahoa exampe whai ake nei:
    • Mo te aratau NRZ:
    — Si5391 (U18), OUT0: Whakaritea ki te uara o pll_ref_clk(3) mo to hiahia hoahoa.
    • Mo te aratau PAM:
    — Si5391 (U45), OUT1: Whakaritea ki te uara o pll_ref_clk(3) mo to hiahia hoahoa.
    — Si5391 (U19), OUT1: Tautuhi ki te uara o mac_pll_ref_clk(3) mo to hiahia hoahoa. c. Pāwhiri Utauta ➤ Kaihotaka ➤ Tatūnga Pūmārō.
    d. Tīpakohia he taputapu hōtaka. Tāpirihia te Intel Agilex I-Series Transceiver-SoC Development Kit.
    e. Me whakarite Aratau kua whakaritea ki JTAG.
    f. Tīpakohia te taputapu Intel Agilex I-Series ka paato Tāpiri Pūrere. Ka whakaatu te kaihātaka i te hoahoa o nga hononga i waenga i nga taputapu i runga i to papa.
    g. Tirohia te pouaka mo te .sof.
    h. Tirohia te pouaka kei roto i te Papatono/ Whirihora tīwae.
    i. Pāwhiri Tīmata.

1.6. Whakamātautau i te Hoahoa Pūmārō Example
I muri i to whakahiato i te hoahoa F-tile Interlaken Intel FPGA IP exampme te whirihora i to taputapu, ka taea e koe te whakamahi i te Papatohu Pūnaha ki te whakarite i te matua IP me ona rehita.

A pee i enei taahiraa ki te whakaputa i te Papatohu Pūnaha me te whakamatautau i te hoahoa taputapu example:

FIG 15 Te Whakamatau i te Hoahoa Taputapu Example

FIG 16 Te Whakamatau i te Hoahoa Taputapu Example

  • Karekau he hapa mo CRC32, CRC24, me te kaitaki.
  • Ko nga SOP me nga EOP kua tukuna kia rite ki nga SOP me nga EOP kua riro.

Ko nga s e whai ake neiampKo te putanga e whakaatu ana i te oma whakamatautau angitu i roto i te aratau Interlaken:

FIG 17 Te Whakamatau i te Hoahoa Taputapu Example

Ko nga s e whai ake neiampKo te putanga e whakaatu ana i te oma whakamatautau angitu i roto i te aratau Interlaken Lookaside:

WHAKAAHUA 18

 

2. Hoahoa Example Whakaahuatanga

Ko te hoahoa exampe whakaatu ana i nga mahi o te matua IP Interlaken.

2.1. Hoahoa Exampte Waehanga
Ko te exampKo te hoahoa e hono ana i te punaha me nga karaka tohutoro PLL me nga waahanga hoahoa e hiahiatia ana. Ko te exampKa whirihora e te hoahoa te matua IP i roto i te aratau loopback o roto me te whakaputa i nga paatete i runga i te atanga whakawhiti raraunga kaiwhakamahi IP matua TX. Ka tukuna e te matua IP enei paakete i runga i te ara takahuri-a-roto na roto i te whakawhiti.

I muri i te whiwhinga o te kaiwhiwhi matua IP i nga paatete i runga i te ara takahuri, ka tukatukahia e ia nga paatete Interlaken ka tukuna ki runga i te atanga whakawhiti raraunga kaiwhakamahi RX. Ko te exampKa tirohia e te hoahoa i whiwhi nga paakete me te tuku i te rite.

Ko te F-Tile Interlaken Intel FPGA IP hoahoa exampKei roto i nga waahanga e whai ake nei:

  1. F-Tile Interlaken Intel FPGA IP matua
  2. Kaihanga Packet me te Kaitaki Packet
  3. Tohutoro F-Tapa me te Pūnaha PLL Karaka Intel FPGA IP matua

2.2. Hoahoa Exampte Rere
Ko te F-Tile Interlaken Intel FPGA IP hoahoa taputapu exampka oti i nga mahi e whai ake nei:

  1. Tautuhi ano i te F-tile Interlaken Intel FPGA IP me te F-Tile.
  2. Tukuna te tautuhi i runga i te IP Interlaken (te tautuhi i te punaha) me te F-tile TX (tile_tx_rst_n).
  3. Ka whirihora i te F-tile Interlaken Intel FPGA IP i roto i te aratau loopback o roto.
  4. Tukuna te tautuhi o te F-tile RX (tile_rx_rst_n).
  5. Ka tukuna he awa o nga paatete Interlaken me nga raraunga kua tautuhia i roto i te utu ki te atanga whakawhiti raraunga kaiwhakamahi TX o te matua IP.
  6. Ka taki i nga paakete kua tae mai me te whakaatu i te mana. Ko te kaitaki paatete kei roto i te hoahoa taputapu exampKa whakarato a le i nga kaha e whai ake nei ki te tirotiro paatete:
    • Tirohia kei te tika te raupapa paakete kua tukuna.
    • Ka tirohia kei te rite nga raraunga kua riro mai ki nga uara e tumanakohia ana ma te whakarite kia tika te tiimata o te paatete (SOP) me te mutunga o te paatete (EOP) i te wa e tukuna ana, e whiwhi ana.

*Ko etahi atu ingoa me etahi atu tohu ka kiia he taonga na etahi atu.

2.3. Tohu Atanga
Ripanga 6. Hoahoa Example Tohu Atanga

FIG 19 Hoahoa Example Tohu Atanga

2.4. Rēhita Mapi

Tuhipoka:

  • Hoahoa ExampKa timata te wahitau rehita ki te 0x20** ka timata te wahitau rehitatanga matua o Interlaken IP ki te 0x10**.
  • Ka timata te wahitau rehita F-tile PHY ki te 0x30** ka timata te wahitau rehita F-tile FEC ki te 0x40**. Kei te waatea noa te rehita FEC i te aratau PAM4.
  • Waehere uru: RO—Panui Anake, me RW—Panui/Tuhia.
  • Ka panuihia e te papatohu punaha te hoahoa exampKa rehita me te ripoata te mana whakamatautau i runga i te mata.

Ripanga 7. Hoahoa Example Mahere Rehita

FIG 20 Hoahoa Example Mahere Rehita

FIG 21 Hoahoa Example Mahere Rehita

FIG 22 Hoahoa Example Mahere Rehita

Ripanga 8. Hoahoa Example Rēhita Mahere mo Interlaken Titiro-taha Hoahoa Example
Whakamahia tenei mapi rehita ina whakaputa koe i te hoahoa o muaampme te Whakahohe i te tawhā Aratau Titiro-Taha Interlaken kua whakakāhia.

FIG 24 Hoahoa Example Rēhita Mahere mo Interlaken Titiro-taha Hoahoa Example

FIG 25 Hoahoa Example Rēhita Mahere mo Interlaken Titiro-taha Hoahoa Example

FIG 26 Hoahoa Example Rēhita Mahere mo Interlaken Titiro-taha Hoahoa Example

2.5. Tautuhi
I roto i te F-Tile Interlaken Intel FPGA IP matua, ka timata koe i te tautuhi (reset_n=0) ka pupuri kia whakahokia mai e te matua IP he tohu tautuhi (reset_ack_n=0). I muri i te tangohanga o te tautuhi (reset_n=1), ka hoki ano te tohu tautuhi ki tona ahuatanga tuatahi (reset_ack_n=1). I roto i te hoahoa exampNa, ko te rehita rst_ack_sticky e pupuri ana i te korero whakamohiotanga katahi ka puta te tango i te tautuhi (reset_n=1). Ka taea e koe te whakamahi tikanga rereke e pai ana ki o hiahia hoahoa.

Hiranga: I roto i tetahi ahuatanga e hiahiatia ana te hurihanga rangatū o roto, me tuku wehe te TX me te RX o te F-tile i roto i te raupapa motuhake. Tirohia te tuhinga papatohu punaha mo etahi atu korero.

Whakaatu 7. Tautuhi Rarangi i te Aratau NRZ

FIG 27 Tautuhi Rarangi i te Aratau NRZ

Whakaatu 8. Tautuhi Rarangi i te Aratau PAM4

FIG 28 Tautuhi Rarangi i te Aratau NRZ

 

3. F-Tile Interlaken Intel FPGA IP Design Example Archives Aratohu Kaiwhakamahi

Ki te kore e whakarārangitia he putanga matua IP, ka pa te aratohu kaiwhakamahi mo te putanga matua IP o mua.

FIG 29 Tautuhi Rarangi i te Aratau NRZ

 

4. Tuhinga Tuhinga History mo F-Tile Interlaken Intel FPGA IP Design Exampte Aratohu Kaiwhakamahi

FIG 30 Tuhinga Tuhinga History mo F-Tile Interlaken Intel FPGA IP Design Exampte Aratohu Kaiwhakamahi

 

Intel Corporation. Katoa nga mana. Ko Intel, ko te tohu Intel, me etahi atu tohu Intel he tohu hokohoko na Intel Corporation me ona apiti. Ka whakamanahia e Intel te mahinga o ana hua FPGA me te semiconductor ki naianei
i runga i nga korero a Intel, engari ka whai mana ki te whakarereke i nga hua me nga ratonga i nga wa katoa kaore he panui. Karekau a Intel he kawenga, he taunahatanga ranei i puta mai i te tono, i te whakamahinga ranei o nga korero, hua, ratonga ranei e whakaahuatia ana i konei engari ko nga mea i tino whakaaehia a Intel. Ka tohutohuhia nga kaihoko a Intel ki te tiki i te putanga hou o nga whakaritenga taputapu i mua i te whakawhirinaki ki nga korero kua whakaputaina me i mua i te tuku ota mo nga hua, ratonga ranei.

 

Pānuihia mo tenei pukapuka me te tango PDF:

Tuhinga / Rauemi

intel F-Tile Interlaken FPGA IPDesign Example [pdf] Aratohu Kaiwhakamahi
F-Tile Interlaken FPGA IPDesign Example

Tohutoro

Whakairinga Paanga