GPIO Intel® FPGA IP Aratohu Kaiwhakamahi

---

Intel® Arria® 10 me Intel® Cyclone® 10 GX Pūrere

I whakahōuhia mo Intel® Quartus® Prime Design Suite: 21.2
Putanga IP: 20.0.0

Putanga Ingarihi                                                               ID: 683136
Tuku Urupare             ug-altera_gpio            Putanga: 2021.07.15

---

Ko te GPIO Intel® FPGA IP matua e tautoko ana i nga ahuatanga me nga waahanga I/O (GPIO) kaupapa whanui. Ka taea e koe te whakamahi i nga GPIO i roto i nga tono whanui kaore i te motuhake ki nga kaiwhakawhitiwhiti, atanga mahara, LVDS ranei.

Kei te waatea te GPIO IP matua mo nga taputapu Intel Arria® 10 me Intel Cyclone® 10 GX anake. Mena kei te heke koe i nga hoahoa mai i nga taputapu Stratix® V, Arria V, Cyclone V ranei, me heke koe i te ALTDDIO_IN, ALTDDIO_OUT, ALTDDIO_BIDIR, ALTIOBUF IP cores ranei.

Nga korero e pa ana

• Rere Hekenga IP mo Arria V, Cyclone V, me Stratix V Pūrere kei te wharangi 22
• Intel Stratix 10 I/O Aratohu Whakatinana
  Ka whakarato i te aratohu kaiwhakamahi matua GPIOIP mo nga taputapu Intel Stratix 10.
• Whakataki ki Intel FPGA IP Cores
  Ka whakarato i nga korero whanui mo nga matua Intel FPGA IP katoa, tae atu ki te tautuhi, te whakaputa, te whakahou, me te whakataurite i nga konae IP.
• Waihanga Putanga-Independent IP me Qsys Hōtuhi Whakatauira
  Waihangahia nga tuhinga whaihanga e kore e hiahiatia he whakahou a-ringa mo te rorohiko, mo te whakamohoatanga putanga IP ranei.
• Nga Mahi Pai Whakahaere Kaupapa
  Aratohu mo te whakahaere pai me te kawe o to kaupapa me to IP files.
• GPIO Intel FPGA IP Kaiwhakamahi Aratohu Puranga kei te wharangi 24
  Ka whakarato i te rarangi o nga kaiarahi kaiwhakamahi mo nga putanga o mua o te GPIO IP matua.
• Reiti Raraunga Taurua I/O (ALTDDIO_IN, ALTDDIO_OUT, me ALTDDIO_BIDIR) Aratohu Kaiwhakamahi Kohanga IP
• I/O Buffer (ALTIOBUF) Aratohu Kaiwhakamahi Matua IP

Tukua nga korero mo GPIO Intel FPGA IP

Ko nga putanga Intel FPGA IP e rite ana ki nga putanga rorohiko Intel Quartus® Prime Design Suite tae noa ki te v19.1. Ka timata i roto i te putanga rorohiko Intel Quartus Prime Design Suite 19.2, he kaupapa whakaputa hou a Intel FPGA IP.

---

Intel Corporation. Katoa nga mana. Ko Intel, ko te tohu Intel, me etahi atu tohu Intel he tohu hokohoko na Intel Corporation me ona apiti. Ka whakamanahia e Intel te mahinga o ana hua FPGA me nga hua semiconductor ki nga whakaritenga o naianei i runga i te raihana paerewa a Intel, engari ka whai mana ki te whakarereke i nga hua me nga ratonga i nga wa katoa kaore he panui. Karekau a Intel he kawenga, he taunahatanga ranei i puta mai i te tono, i te whakamahinga ranei o nga korero, hua, ratonga ranei e whakaahuatia ana i konei engari ko nga mea i tino whakaaehia a Intel. Ka tohutohuhia nga kaihoko a Intel ki te tiki i te putanga hou o nga whakaritenga taputapu i mua i te whakawhirinaki ki nga korero kua whakaputaina me i mua i te tuku ota mo nga hua, ratonga ranei. *Ko etahi atu ingoa me etahi atu tohu ka kiia he taonga na etahi atu.

ISO 9001:2015 Kua Rehitatia

Ka huri te tau Intel FPGA IP (XYZ) me ia putanga rorohiko Intel Quartus Prime. He huringa i roto i:

• Ko te X e tohu ana i te whakahounga nui o te IP. Mena ka whakahouhia e koe te rorohiko Intel Quartus Prime, me whakahou e koe te IP.
• E tohu ana te IP kei roto nga ahuatanga hou. Whakahouhia to IP ki te whakauru i enei ahuatanga hou.
• Ka tohu a Z kei roto i te IP nga huringa iti. Whakahoutia to IP ki te whakauru i enei huringa.

Ripanga 1. GPIO Intel FPGA IP Core Nga Korero Tuku Naianei

Tūemi	Whakaahuatanga
Putanga IP	20.0.0
Intel Quartus Prime Putanga	21.2
Te Ra Whakaputa	2021.06.23

GPIO Intel FPGA IP Āhuatanga

Kei roto i te GPIO IP matua nga ahuatanga hei tautoko i nga poraka I/O taputapu. Ka taea e koe te whakamahi i te ētita tawhā Intel Quartus Prime hei whirihora i te GPIO IP matua.

Ko te GPIO IP matua e whakarato ana i enei waahanga:

• Tāuru/whakaputa reiti raraunga rua (DDIO)—he wae matihiko e whakarua, haurua ranei te reiti raraunga o te hongere whakawhitiwhiti.
• Nga mekameka whakaroa—whirihorahia nga mekameka whakaroa ki te mahi whakaroa motuhake me te awhina i te katinga wa I/O.
• I/O buffers—honoa nga papa ki te FPGA.

GPIO Intel FPGA IP Ara Raraunga

Whakaatu 1. Taumata-Teitei View o GPIO Kotahi-Mutu

Ripanga 2. GPIO IP Core Raraunga Raraunga Aratau

Ara Raraunga	Aratau Rēhita
	Tukua	Rēhita ngawari	DDR I/O
			Reiti-Katoa	Reiti-Hawhe
Whakauru	Ka haere nga raraunga mai i te huānga whakaroa ki te uho, ka hipa i nga reiti raraunga rua I/Os (DDIOs).	Ko te DDIO reeti-katoa e mahi ana hei rehita ngawari, ma te takahi i nga DDIO haurua. Ka whiriwhiria e te Kaipupuri mena ka kohia te rehita ki te I/O, ki te whakatinana ranei i te rehita i roto i te matua, i runga i te waahi me te wa o te tauhokohoko.	Ko te DDIO reeti-katoa e mahi ana hei DDIO auau, ka hipa i nga DDIO haurua.	Ko te DDIO utu-katoa ka mahi hei DDIO auau. Ko nga DDIO haurua-reeti ka huri i nga raraunga reeti-katoa ki nga raraunga haurua.
Putanga	Ka haere nga raraunga mai i te matua ki te huānga whakaroa, ka hipa i nga DDIO katoa.	Ko te DDIO reeti-katoa e mahi ana hei rehita ngawari, ma te takahi i nga DDIO haurua. Ka whiriwhiria e te Kaipupuri mena ka kohia te rehita ki te I/O, ki te whakatinana ranei i te rehita i roto i te matua, i runga i te waahi me te wa o te tauhokohoko.	Ko te DDIO reeti-katoa e mahi ana hei DDIO auau, ka hipa i nga DDIO haurua.	Ko te DDIO utu-katoa ka mahi hei DDIO auau. Ko nga DDIO haurua-reeti ka huri i nga raraunga reeti-katoa ki nga raraunga haurua.
Te Taakapa	Ka peia e te parepare putanga he titi whakaputa me tetahi parepare whakauru.	Ko te DDIO utu-katoa e mahi ana hei rehita ngawari. Ka peia e te parepare putanga he titi whakaputa me tetahi parepare whakauru.	Ko te DDIO reeti-katoa ka mahi hei DDIO auau. Ka peia e te parepare putanga he titi whakaputa me tetahi parepare whakauru. Ka peia e te parepare whakauru he huinga o nga pire-flops e toru.	Ko te DDIO reeti-katoa ka mahi hei DDIO auau. Ko nga DDIO haurua reeti ka huri i nga raraunga reeti-katoa ki te haurua-reeti. Ka peia e te parepare putanga he titi whakaputa me tetahi parepare whakauru. Ka peia e te parepare whakauru he huinga o nga pire-flops e toru.

Mena ka whakamahi koe i nga tohu maamaa me te tohu tatūkē, ka tohatoha nga DDIO katoa i enei tohu.

Ko nga DDIO haurua me te reeti-katoa e hono ana ki nga karaka wehe. Ina whakamahi koe i nga DDIO haurua me te reeti-katoa, me rere te karaka reeti-katoa i te rua o te auau haurua. Ka taea e koe te whakamahi i nga hononga wahanga rereke hei whakatutuki i nga whakaritenga wa.

Nga korero e pa ana
Pahi Whakauru me te Putanga Moka Teitei me te Moka Iti kei te wharangi 12

Ara Whakauru

Ka tukuna e te papa nga raraunga ki te kaitauru whakauru, ka whangaihia e te kaitauru whakauru te huānga whakaroa. I muri i te haere o nga raraunga ki te whakaputanga o te huānga whakaroa, ka kowhiria e nga kaitoro maha maataki ka taea te whakarite nga ahuatanga me nga huarahi hei whakamahi. Kei ia ara whakauru e rua nga stago nga DDIO, he reeti-katoa me te haurua.

Whakaahua 2. Whakamaamaa View o te Ara Whakauru GPIO Kotahi-Mutu

1. Ka whiwhi raraunga te papa.
2. Ko te DDIO IN (1) ka hopu i nga raraunga mo te piki me te heke o nga tapa o ck_fr ka tukuna nga raraunga, tohu (A) me (B) i te ahua ngaru e whai ake nei, i te reiti raraunga kotahi.
3. DDIO IN (2) me DDIO IN (3) haurua te reeti raraunga.
4. Ko te dout[3:0] te whakaatu i nga raraunga hei pahi haurua.

Whakaatu 3. Te Ngaru Ara Whakauru ki te Aratau DDIO me te Huringa Haurua

I tenei ahua, ka haere nga raraunga mai i te karaka reeti-katoa i te reiti raraunga rua ki te karaka haurua i te reiti raraunga kotahi. Ka wehea te reeti raraunga ki te wha, ka piki te rahi o te pahi i te owehenga rite. Ko te whakaputanga whanui i roto i te GPIO IP matua kare tonu e rereke.

Ka rereke pea te hononga o te waa i waenga i nga tohu rereke i runga i te hoahoa motuhake, nga whakaroa, me nga waahanga ka tohua e koe mo nga karaka reeti-katoa me te haurua.

Tuhipoka: Ko te GPIO IP matua kaore i te tautoko i te whakatikatika hihiri o nga titi-a-rua. Mo nga tono e hiahia ana ki te whakatikatika i nga titi-a-rua, tirohia nga korero e pa ana.

Nga korero e pa ana

• PHY Lite mo nga Atanga Whakarara Intel FPGA IP Aratohu Kaiwhakamahi Matua: Intel Stratix 10, Intel Arria 10, me nga Pūrere Intel Cyclone 10 GX
  Ka whakarato i etahi atu korero mo nga tono e hiahia ana ki te OCT hihiri mo nga titi ararua.
• Huaputa me te Putanga Whakahohe Ara i te wharangi 7

Huaputa me te Putanga Whakahohe Ara

Ko te huānga whakaroa putanga ka tuku raraunga ki te papa ma roto i te parepare whakaputa.

Kei ia ara putanga e rua nga stago nga DDIO, he haurua te reeti me te reeti-katoa.

Whakaahua 4. Whakamaamaa View o te Ara Huaputa GPIO Kotahi-Mutu

Whakaatu 5. Puka Ngaru Ara Huaputa i roto i te Aratau DDIO me te Huringa Haurua

Whakaahua 6. Whakamaamaa View o Huaputa Whakahohe Ara

Ko te rereketanga i waenga i te ara whakaputa me te ara whakaahei (OE) ko te ara OE karekau he DDIO reeti-katoa. Hei tautoko i nga whakatinanatanga rehita kua kapi ki te ara OE, ka mahi he rehita ngawari hei DDIO reeti-katoa. Mo taua take ano, kotahi anake te haurua reeti DDIO kei reira.

Ko te ara OE e mahi ana i roto i nga tikanga e toru e whai ake nei:

• Bypass—ka tukuna e te matua nga raraunga ki te huānga whakaroa, ma te maataki i nga DDIO katoa.
• Rēhita Kikī— ka hipa i te haurua reeti DDIO.
• Ko te putanga SDR i te haurua-reeti-hawhe-reeti ka huri nga DDIO i nga raraunga mai i te reeti-katoa ki te haurua.

Tuhipoka: Ko te GPIO IP matua kaore i te tautoko i te whakatikatika hihiri o nga titi rua. Mo nga tono e hiahia ana ki te whakatikatika i nga titi-a-rua, tirohia nga korero e pa ana.

Nga korero e pa ana

• PHY Lite mo nga Atanga Whakarara Intel FPGA IP Aratohu Kaiwhakamahi Matua: Intel Stratix 10, Intel Arria 10, me nga Pūrere Intel Cyclone 10 GX
  Ka whakarato i etahi atu korero mo nga tono e hiahia ana ki te OCT hihiri mo nga titi ararua.
• Ara Whakauru kei te wharangi 5

GPIO Intel FPGA IP Tohu Atanga

I runga i nga tautuhinga tawhā ka tohua e koe, he rereke nga tohu atanga mo te GPIO IP matua.

Whakaatu 7. GPIO IP Core Atanga

Whakaahua 8. Nga Tohu Atanga GPIO

Ripanga 3. Nga Tohu Atanga Papa

Ko te atanga papa ko te hononga tinana mai i te GPIO IP matua ki te papa. Ka taea e tenei atanga te whakauru, te whakaputa, te atanga rua ranei, i runga i te whirihoranga matua IP. I tenei ripanga, ko te SIZE te whanui raraunga kua tohua ki te kaiwhakatika tawhā matua IP.

Ingoa Tohu	Te aronga	Whakaahuatanga
papa_roto[SIZE-1:0]	Whakauru	Tohu whakauru mai i te papa.
papa_i_b[SIZE-1:0]	Whakauru	Node kino o te tohu whakauru rereke mai i te papa. Kei te watea tenei tauranga ki te whakakā koe i te Whakamahia te parepare rereke kōwhiringa.
papa_waho[SIZE-1:0]	Putanga	Tohu whakaputa ki te papa.
papa_waho_b[SIZE-1:0]	Putanga	Kopuku kino o te tohu putanga rereke ki te papa. Kei te watea tenei tauranga ki te whakakā koe i te Whakamahia te parepare rereke kōwhiringa.
pad_io[SIZE-1:0]	Te Taakapa	Hononga tohu tohu rua ki te papa.
pad_io_b[SIZE-1:0]	Te Taakapa	Kopuku kino o te hononga tohu tohu rua rereke me te papa. Kei te watea tenei tauranga ki te whakakā koe i te Whakamahia te parepare rereke kōwhiringa.

Ripanga 4. Nga Tohu Atanga Raraunga

Ko te atanga raraunga he atanga whakauru, whakaputa mai i te GPIO IP matua ki te FPGA matua. I tenei ripanga, ko te SIZE te whanui raraunga kua tohua ki te kaiwhakatika tawhā matua IP.

Ingoa Tohu	Te aronga	Whakaahuatanga
din[RAHI_RUNGA-1:0]	Whakauru	Ko te whakauru raraunga mai i te FPGA matua i roto i te putanga, aratau rua ranei. DATA_SIZE kei runga i te aratau rehita: Rawhiti, rehita ngawari ranei—DATA_SIZE = RAHI DDIO kahore he arorau haurua-reiti—DATA_SIZE = 2 × SIZE DDIO me te arorau haurua—DATA_SIZE = 4 × SIZE
kare[DATA_SIZE-1:0]	Putanga	Putanga Raraunga ki te matua FPGA i roto i te aratau whakauru, aratau rua ranei, DATA_SIZE kei runga i te aratau rehita: Rawhiti, rehita ngawari ranei—DATA_SIZE = RAHI DDIO kahore he arorau haurua-reiti—DATA_SIZE = 2 × SIZE DDIO me te arorau haurua—DATA_SIZE = 4 × SIZE
oe[OE_SIZE-1:0]	Whakauru	OE whakauru mai i te FPGA matua i roto i te aratau whakaputa me Whakahohea te putanga ka taea te tauranga kua whakakā, aratau rua ranei. He kaha te OE. Ina tuku raraunga, tautuhia tenei tohu ki te 1. Ina whiwhi raraunga, tautuhia tenei tohu ki te 0. Ko te OE_SIZE ka whakawhirinaki ki te aratau rehita: Rawhiti, rehita ngawari ranei—DATA_SIZE = RAHI DDIO me te kore arorau haurua—DATA_SIZE = RAHI DDIO me te arorau haurua—DATA_SIZE = 2 × SIZE

Ripanga 5. Nga Tohu Atanga Karaka

Ko te atanga karaka he atanga karaka whakauru. Kei roto i nga tohu rereke, i runga i te whirihoranga. Ka taea e te GPIO IP matua te kore, kotahi, rua, wha ranei nga whakaurunga karaka. He rereke te ahua o nga tauranga karaka i roto i nga whirihoranga rereke hei whakaata i te tino mahi e mahia ana e te tohu karaka.

Ingoa Tohu	Te aronga	Whakaahuatanga
ck	Whakauru	I roto i nga huarahi whakauru me nga ara whakaputa, ka whangaia e tenei karaka he rehita kua kapi, he DDIO ranei mena ka whakawetohia e koe te arorau Reiti Haurua tawhā. I roto i te aratau rua, ko tenei karaka te karaka ahurei mo nga huarahi whakauru me nga huarahi whakaputa mena ka whakawetohia e koe te Karaka whakauru/putanga wehe tawhā.
ck_fr	Whakauru	I roto i nga huarahi whakauru me nga huarahi whakaputa, ka whangaihia e enei karaka nga DDIO reeti-katoa me te haurua-reeti mena ka huri koe arorau Reiti Haurua tawhā. I roto i te aratau rua, ka whakamahia e te ara whakauru me te ara whakaputa enei karaka mena ka whakawetohia e koe te Karaka whakauru/putanga wehe tawhā.
ck_hr
ck_in	Whakauru	I roto i te aratau rua, ka whangaihia e enei karaka he rehita kua kapi, he DDIO ranei i roto i nga huarahi whakauru me nga huarahi whakaputa mena ka tohua e koe enei tautuhinga e rua: Whakawetohia te arorau Reiti Haurua tawhā. Whakakāhia te Karaka whakauru/putanga wehe tawhā.
ck_out
ck_fr_in	Whakauru	I roto i te aratau rua, ka whangaihia e enei karaka he DDIOS reeti-katoa me te haurua i te ara whakauru me te ara whakaputa mena ka tohua e koe enei tautuhinga e rua. Whakakāhia te arorau Reiti Haurua tawhā. Whakakāhia te Karaka whakauru/putanga wehe tawhā. Mo te exampNa, ka whangaihia e ck_fr_out te DDIO utu-katoa i te ara whakaputa.
ck_fr_out
ck_hr_in
ck_hr_out
cke	Whakauru	Whakahohe karaka.

Ripanga 6. Nga Tohu Atanga Whakamutua

Ko te atanga whakamutu e hono ana i te GPIO IP matua ki te I/O buffers.

Ingoa Tohu	Te aronga	Whakaahuatanga
mana whakahaere	Whakauru	Whakauru mai i te paraka mana whakamutu (OCT) ki nga parepare. Ka tautuhia te uara arataki rangatū parepare.
mana whakarara	Whakauru	Whakauru mai i te paraka mana whakamutu (OCT) ki nga parepare. Ka tautuhia te uara arataki whakarara whakarara.

Ripanga 7. Tautuhi Atanga Tohu

Ko te atanga tautuhi e hono ana i te GPIO IP matua ki nga DDIO.

Ingoa Tohu	Te aronga	Whakaahuatanga
sclr	Whakauru	Tukutahi te whakauru marama. Kaore i te waatea mena ka taea e koe te sset.
aclr	Whakauru	Tāuru mārama tukutahi. Hohe teitei. Kaore i te waatea mena ka whakahohea e koe te aseta.
taonga	Whakauru	Tāuru huinga tukutahi. Hohe teitei. Kaore i te waatea mena ka taea e koe te aclr.
sset	Whakauru	Tāuru huinga tukutahi. Kaore i te waatea mena ka taea e koe te sclr.

Nga korero e pa ana
Pahi Whakauru me te Putanga Moka Teitei me te Moka Iti kei te wharangi 12

Tohu Tiritahi

• Ko nga huarahi whakauru, putanga, me nga ara OE he rite nga tohu maamaa me te tohu tatūkē.
• Ko te putanga me te ara OE he rite nga tohu karaka.

Raraunga Moka-Raraunga mo te Atanga Raraunga

Whakaatu 9. Kawenata Raraunga Moka-Raraunga

Ko tenei ahua e whakaatu ana i te tikanga ota moka mo nga tohu tohu moka, dout me oe.

• Mēnā he SIZE te uara rahi pahi raraunga, kei te tūnga tika te LSB.
• Mena he 2 × SIZE te uara rahi pahi raraunga, ka hangaia te pahi ki nga kupu e rua o te SIZE .
• Mena ko te uara rahinga pahi raraunga 4 × SIZE, ka hangaia te pahi ki nga kupu e wha o te SIZE.
• Ko te LSB kei te taha matau-te nuinga o ia kupu.
• Ko te kupu tino-matau e tohu ana i te kupu tuatahi ka puta mo nga pahi whakaputa me te kupu tuatahi ka uru mai mo nga pahi whakauru.

Nga korero e pa ana
Ara Whakauru kei te wharangi 5

Pahi Whakauru me te Putanga Nga Moka Teitei me te Iti

Ko nga moka teitei me te iti i roto i nga tohu whakauru, whakaputanga ranei kei roto i nga pahi whakauru me nga pahi whakaputa.

Pahi Whakauru

Mo te pahi din, mena ko datain_h me datain_l nga moka teitei me te iti, me ia whanui he raraungain_whanui:

• datain_h = din[(2 × datain_width – 1):datain_width]
• datain_l = din[(raunga_whanui – 1):0]

Mo te example, mo te din[7:0] = 8'b11001010:

• raraunga_h = 4'b1100
• raraunga_l = 4'b1010

Pahi Putanga

Mo te pahi dout, mena ko te dataout_h me te dataout_l nga moka teitei me te iti, me ia whanui he raraungaout_width:

• dataout_h = dout[(2 × dataout_width – 1):dataout_wide]
• dataout_l = dout[(dataout_width – 1):0]

Mo te example, mo te dout[7:0] = 8'b11001010:

• raraungaputa_h = 4'b1100
• raraungaputa_l = 4'b1010

Nga Tohu Atanga Raraunga me nga Karaka Taurite

Ripanga 8. Nga Tohu Atanga Raraunga me nga Karaka Taurite

Ingoa Tohu	Whirihoranga Parameter			Karaka
	Aratau Rēhita	Reeti Haurua	Karaka Wehewehe
din	Rēhita ngawari DDIO	Wehe	Wehe	ck
	DDIO	On	Wehe	ck_hr
	Rēhita ngawari DDIO	Wehe	On	ck_in
	DDIO	On	On	ck_hr_in
puihi oe	Rēhita ngawari DDIO	Wehe	Wehe	ck
	DDIO	On	Wehe	ck_hr
	Rēhita ngawari DDIO	Wehe	On	ck_out
	DDIO	On	On	ck_hr_out
sclr sset Nga tohu papa katoa	Rēhita ngawari DDIO	Wehe	Wehe	ck
	DDIO	On	Wehe	ck_fr
	Rēhita ngawari DDIO	Wehe	On	Ara whakauru: ck_in Ara putanga: ck_out
	DDIO	On	On	Ara whakauru: ck_fr_in Ara putanga: ck_fr_out

Te Manatoko i te Whakamahi Rauemi me te Mahinga Hoahoa

Ka taea e koe te toro atu ki nga purongo whakahiato a Intel Quartus Prime ki te tiki korero mo te whakamahinga rauemi me te mahinga o to hoahoa.

1. I te tahua, pawhiria Tukatuka ➤ Tīmatahia te Whakaemi ki te whakahaere i te kohinga katoa.
2. I muri i te whakahiato i te hoahoa, pawhiria Tukatuka ➤ Ripoata whakahiato.
3. Te whakamahi i te Ripanga Ihirangi, whakatere ki Kaiwhakatika ➤ Wāhanga Rauemi.
   a. Ki view te mōhiohio whakamahi rauemi, tīpakohia Whakarāpopototanga Whakamahi Rauemi.
   b. Ki view te korero mo te whakamahi rauemi, tohua Te Whakamahi Rauemi a te Hinonga.

GPIO Intel FPGA IP Tautuhinga Tawhā

Ka taea e koe te tautuhi i nga tautuhinga tawhā mo te GPIO IP matua i roto i te rorohiko Intel Quartus Prime. E toru nga roopu o nga whiringa: Whānui, Kaipupuri, a Rehita.

Ripanga 9. GPIO IP Core Tawhā – Whānui

Tawhā	Tikanga	Uara Whakaaetia	Whakaahuatanga
Aronga Raraunga	—	Whakauru Putanga  Bidir	Ka tautuhi i te ahunga raraunga mo te GPIO.
Te whanui raraunga	—	1 ki te 128	Ka tautuhi i te whanui raraunga.
Whakamahia nga ingoa tauranga taumata-runga tuku iho	—	On Wehe	Whakamahia nga ingoa tauranga rite ki nga taputapu Stratix V, Arria V, me Cyclone V. Mo te example, ka huri te dout hei dataout_h me te dataout_l, ka huri te din hei datain_h me te datain_l. Tuhipoka: He rereke te whanonga o enei tauranga i nga taputapu Stratix V, Arria V, me Cyclone V. Mo te aratohu hekenga, tirohia nga korero e pa ana.

Ripanga 10. GPIO IP Core Tawhā – Buffer

Tawhā	Tikanga	Uara Whakaaetia	Whakaahuatanga
Whakamahia te parepare rereke	—	On  Wehe	Ki te whakakāhia, ka whakahohe i nga parepare I/O rereke.
Whakamahia pseudo differential buffer	Aronga Raraunga = Putanga Whakamahia te parepare rereke = Ka	On  Wehe	Ki te whakakāhia i roto i te aratau whakaputa, ka taea te whakaahei pseudo differential output buffers. Ka whakakā aunoatia tēnei kōwhiringa mō te aratau anga-rua ki te whakakā koe Whakamahia te parepare rereke.
Whakamahia te ara iahiko pupuri pahi	Aronga Raraunga = Whakauru, Bidir ranei Whakamahia te parepare rereke = Weto	On  Wehe	Ki te whakakāhia, ka taea e te ara iahiko pupuri pahi te pupuri ngoikore i te tohu i runga i te titi I/O i tona ahuatanga kua peia whakamutunga kei te 1, te 0 ranei te ahua o te aukati whakaputa engari ehara i te taumahatanga teitei.
Whakamahia te putanga wai tuwhera	Aronga Raraunga = Putanga, Bidir ranei Whakamahia te parepare rereke = Weto	On  Wehe	Ki te whakakāhia, ka taea e te whakaputanga awa tuwhera te taputapu ki te whakarato tohu mana taumata-pūnaha penei i te haukoti me te tuhi i nga tohu whakaahei ka taea te kii e nga taputapu maha o to punaha.
Whakahohea te putanga ka taea te tauranga	Aronga Raraunga = Putanga	On  Wehe	Ki te kaina, ka taea te whakauru kaiwhakamahi ki te tauranga OE. Ka whakakā aunoatia tēnei kōwhiringa mō te aratau anga-rua.
Whakahohe nga tauranga whakamutu raupapa / tauranga whakarara	—	On  Wehe	Ki te whakakāhia, ka taea te taurangawhakamutu rangatū me nga tauranga whakahaere whakarara o te parepare whakaputa.

Ripanga 11. GPIO IP Core Tawhā – Rēhita

Tawhā	Tikanga	Uara Whakaaetia	Whakaahuatanga
Aratau rēhita	—	Karekau  Rehita ngawari  DDIO	Ka tautuhi i te aratau rehita mo te GPIO IP matua: Karekau—whakaahua he hononga waea ngawari mai/ki te papaa. Rehita ngawari—e tohu ana ka whakamahia te DDIO hei rehita ngawari i roto i te aratau tere-raraunga (SDR). Ka taea e te Fitter tenei rehita ki roto i te I/O. DDIO- ka tohu ko te IP matua e whakamahi ana i te DDIO.
Whakahohe tauranga marama / tatūkē tukutahi	Aratau rēhita = DDIO	Karekau  Maamaa  Tatūkē	Ka tautuhi me pehea te whakatinana i te tauranga tautuhi tukutahi. Karekau—Ka mono i te tauranga tautuhi tukutahi. Maamaa—Whakahohehia te tauranga SCLR mo nga whiti tukutahi. Tatūkē—Whakahohehia te tauranga SSET mo te tatūkē tukutahi.
Whakahohehia te tauranga marama / tatūkē tukutahi	Aratau rēhita = DDIO	Karekau  Maamaa  Tatūkē	Ka tautuhi me pehea te whakatinana i te tauranga tautuhi tukutahi. Karekau—Ka mono i te tauranga tautuhi tukutahi. Maamaa—Whakahohehia te tauranga ACLR mo nga whakakorenga tukutahi. Tatūkē—Whakahohehia te tauranga ASET mo te tatūkē tukutahi. Ko nga tohu ACLR me ASET kei te kaha teitei.
Whakahohe karaka whakahohe tauranga	Aratau rēhita = DDIO	On  Wehe	On—ka whakaatu i te tauranga karaka (CKE) kia taea e koe te whakahaere i te wa e karaka ana nga raraunga ki roto, ki waho ranei. Ko tenei tohu ka aukati i te tukunga o nga raraunga me te kore to mana whakahaere. Wehe—Karekau te tauranga whakaahei karaka e puta, ka haere aunoa nga raraunga i roto i te rehita.
arorau Reiti Haurua	Aratau rēhita = DDIO	On  Wehe	Ki te whakakā, ka taea te DDIO haurua.
Karaka whakauru / whakaputa wehe	Aronga Raraunga = Bidir  Aratau Rēhita = Rēhita ngawari, DDIO ranei	On  Wehe	Ki te kaina, ka taea nga karaka motuhake (CK_IN me CK_OUT) mo nga ara whakauru me te ara whakaputa i roto i te aratau arataurua.

Nga korero e pa ana

• Pahi Whakauru me te Putanga Moka Teitei me te Moka Iti kei te wharangi 12
• Aratohu: Hurihia nga Tauranga datain_h me datain_l i te IP Whakaheke i te wharangi 23

Rēhita Tarapi

Ko te GPIO IP matua ka taea e koe te kiki i te rehita ki te taha ki te tiaki i te waahi me te whakamahi rawa.

Ka taea e koe te whirihora i te DDIO reeti-katoa i runga i te ara whakauru me te ara whakaputa hei pire. Hei mahi pera, taapirihia nga taumahi .qsf kua whakarārangihia ki tenei ripanga.

Ripanga 12. Rēhita Tarapu Taumahi QSF

Ara	Taumahi QSF
Whakauru rehita taake	QSF Taumahi huinga_instance_assignment -ingoa FAST_INPUT_REGISTER ON -ki
Rehita putanga kikī	huinga_whakamahinga_whakaingoa FAST_OUTPUT_REGISTER ON -ki
Putanga ka taea te rehita taake	huinga_whakamahinga_whakaingoa FAST_OUTPUT_ENABLE_REGISTER ON -ki

Tuhipoka: Ko enei taumahi kaore e kii i te rehitatanga kikii. Heoi ano, ma enei mahi ka taea e te Fitter te kimi tuunga ture. Ki te kore, ka mau te Fitter i te pire i roto i te matua.

GPIO Intel FPGA IP Wā

Ko te mahinga o te GPIO IP matua kei runga i nga here I/O me nga wahanga karaka. Hei whakamana i te taima mo to whirihoranga GPIO, ka taunaki a Intel kia whakamahia e koe te Kaitirotiro Wā.

Nga korero e pa ana
Ko te Intel Quartus Prime Timing Analyzer

Wāhanga Wāhanga

Ko nga waahanga wa matua o te GPIO IP e toru nga huarahi.

• Nga ara atanga I/O—mai i te FPGA ki nga taputapu whiwhi o waho me nga taputapu tuku o waho ki te FPGA.
• Nga ara atanga matua o te raraunga me te karaka—mai i te I/O ki te matua, mai i te matua ki te I/O.
• Whakawhiti ara—mai i te reeti haurua ki te reeti-katoa DDIO, mai i te reeti-katoa ki te DDIO haurua.

Kia mahara: Ka mahia e te Kaitirotiro Waa te ara i roto i nga poraka DDIO_IN me DDIO_OUT hei pouaka pango.

Whakaahua 10. Wae Waa Ara Whakauru

Whakaahua 11. Nga Waa Waa Ara Huaputa

Whakaatu 12. Putanga Whakahohe Wae Waa Ara

Huānga whakaroa

Ko te rorohiko Intel Quartus Prime kaore e tautuhi aunoa i nga huānga whakaroa hei whakanui i te whakaroa i roto i te tātaritanga wa I/O. Hei kati i te taima me te whakanui ake ranei i te whakaroa, whakaritea a ringa nga huānga whakaroa ki nga tautuhinga Intel Quartus Prime file (.qsf).

Ripanga 13. Huanga Whakaroa .qsf Taumahi

Tauwhāitihia enei taumahi ki te .qsf kia uru atu ki nga huānga whakaroa.

Huānga whakaroa	.qsf Taumahi
Huānga Taarua Whakauru	whakatakoto_whakarite_whakamahinga ki -ingoa INPUT_DELAY_CHAIN ​​<0..63>
Huānga Taarua Huaputa	whakatakoto_whakarite_whakamahinga ki -ingoa OUTPUT_DELAY_CHAIN ​​<0..15>
Huaputa Whakahohe Huānga Taarua	whakatakoto_whakarite_whakamahinga ki -ingoa OE_DELAY_CHAIN ​​<0..15>

Tātari Wā

Ko te rorohiko Intel Quartus Prime kaore e whakaputa aunoa i nga here wa SDC mo te GPIO IP matua. Me tāuru ā-ringa i ngā herenga wā.

Whaia nga aratohu wa me exampki te whakarite kia tika te wetewetehia e te Kaitirotiro Wā i te wā I/O.

• Ki te mahi tātari wā tika mō ngā ara atanga I/O, whakapūtāhia ngā here taumata pūnaha o ngā titi raraunga ki te titi karaka pūnaha i te .sdc file.
• Hei mahi i te wetewete wa tika mo nga ara atanga matua, tautuhia enei tautuhinga karaka ki te .sdc file:
  — Karaka ki nga rehita matua
  — Karaka ki nga rehita I/O mo te rehita ngawari me nga momo DDIO

Nga korero e pa ana
AN 433: Te Whakararu me te Taatari i nga Atanga Tukutahi-Matake
Ka whakaahua i nga tikanga mo te aukati me te tātari i nga atanga tukutahi-puna.

Rēhita Tāuru Raraunga Raraunga Kotahi

Whakaatu 13. Te Rehita Whakauru Raraunga Raraunga Takitahi

Ripanga 14. Raraunga Raraunga Raraunga Whakauru Rehita .sdc Whakahau Examples

Whakahau	Whakahaua Example	Whakaahuatanga
hanga_karaka	create_clock -ingoa sdr_in_clk -waa “100 MHz” sdr_in_clk	Ka waihanga tautuhinga karaka mo te karaka whakauru.
huinga_whakauru_roa	set_input_delay -clock sdr_in_clk 0.15 sdr_in_data	Ka tohutohu ki te Kaiwhakaata Waa ki te tātari i te wa o te whakauru I/O me te 0.15 ns whakaroa.

Rēhita Tāuru DDIO Reehita-Katoa, Hawhe-Hawhe ranei

He rite tonu te taha whakauru o nga rehita whakauru DDIO reeti-katoa me te haurua. Ka taea e koe te aukati tika i te punaha ma te whakamahi i te karaka mariko hei whakatauira i te tuku maramara atu ki te FPGA.

Whakaahua 14. Rehita Whakauru DDIO Reeti-Katoa, Haurua ranei

Ripanga 15. Rēhita Tāuru DDIO Reehita-Katoa, Hawhe-Hawhe ranei.sdc Whakahaua Examples

Whakahau	Whakahaua Example	Whakaahuatanga
hanga_karaka	create_clock -ingoa virtual_clock -waa "200 MHz" create_clock -ingoa ddio_in_clk -waa "200 MHz" ddio_in_clk	Waihangahia te tautuhinga karaka mo te karaka mariko me te karaka DDIO.
huinga_whakauru_roa	set_input_delay -clock virtual_clock 0.25 ddio_in_data set_input_delay -add_delay -clock_fall -clock virtual_clock 0.25 ddio_in_data	Whakahauhia te Kai-a-te-Wa ki te wetewete i te taha karaka pai me te taha karaka kino o te whakawhiti. Kia mahara ki te -add_delay i te whakahau huinga_input_delay tuarua.
huinga_ara_teka	set_false_path -fall_from karaka_mariko -piki_ki te ddio_in_clk set_false_path - whakatika_mai virtual_clock -fall_to ddio_in_clk	Whakahauhia te Kai-a-te-Tama kia kaua e warewarehia te tapa karaka pai ki te rehita karaka i puta, me te tapa karaka kino ki te rehita karaka pai. Tuhipoka: Ko te auau ck_hr me haurua te auau ck_fr. Mena ka peia e te I/O PLL nga karaka, ka taea e koe te whakaaro ki te whakamahi i te whakahau derive_pll_clocks .sdc.

Rehita Raraunga Raraunga Putanga Putanga

Whakaatu 15. Te Rehita Whakaputa Raraunga Raraunga Kotahi

Ripanga 16. Raraunga Raraunga Raraunga Putanga Rehita .sdc Whakahau Examples

Whakahau	Whakahaua Example	Whakaahuatanga
create_clock and create_generated_clock	waihanga_karaka -ingoa sdr_out_clk -waa "100 MHz" sdr_out_clk create_generated_clock -puna sdr_out_clk -ingoa sdr_out_outclk sdr_out_outclk	Hangaia te karaka puna me te karaka whakaputa hei tuku.
huinga_huatanga_roa	set_output_delay -clock sdr_out_clk 0.45 sdr_out_data	Ka tohutohu ki te Kaiwhakaata Wā ki te tātari i nga raraunga whakaputa hei tuku ki te karaka whakaputa hei tuku.

Rehita Putanga DDIO Reehita-Katoa, Hawhe-Hawhe ranei

He rite tonu te taha whakaputa o nga rehita whakaputa DDIO reeti-katoa me te haurua.

Ripanga 17. Rēhita Putanga DDIO .sdc Whakahau Examples

Whakahau	Whakahaua Example	Whakaahuatanga
create_clock and create_generated_clock	create_clock -ingoa ddio_out_fr_clk -waa “200 MHz” ddio_out_fr_clk create_generated_clock -puna ddio_out_fr_clk -ingoa ddio_out_fr_outclk ddio_out_fr_outclk	Hangaia nga karaka ki te DDIO me te karaka hei tuku.
huinga_huatanga_roa	set_output_delay -karaka ddio_out_fr_outclk 0.55 ddio_out_fr_data set_output_delay -add_delay -karaka_hinga -karaka ddio_out_fr_outclk 0.55 ddio_out_fr_data	Whakahauhia te Kaitirotiro Wā ki te tātari i te raraunga pai me te raraunga kino ki te karaka whakaputa.
huinga_ara_teka	set_false_path - whakatika_mai ddio_out_fr_clk -fall_to ddio_out_fr_outclk set_false_path -fall_from ddio_out_fr_clk - whakatika_ki ddio_out_fr_outclk	Whakahauhia te Kaitirotiro Wā kia kaua e warewarehia te tapa piki o te karaka puna ki te tapa taka o te karaka whakaputa, me te tapa taka o te karaka puna ki te tapa piki o te karaka whakaputa.

Nga Aratohu Katinga Wma

Mo nga rehita whakaurunga GPIO, ko te whakawhiti I/O whakaurunga ka taka te wa pupuri ki te kore koe e whakarite i te mekameka whakaroa whakauru. Ko tenei rahunga he nui ake te roa o te karaka i te roanga raraunga.

Hei whakatutuki i te wa pupuri, taapirihia te roa ki te ara raraunga whakauru ma te whakamahi i te mekameka whakaroa whakauru. I te nuinga o te waa, ko te mekameka whakaroa whakauru kei te tata ki te 60 ps mo ia taahiraa i te 1 tere tere. Ki te tiki i te tautuhinga mekameka whakaroa whakaurunga hei tuku i te wa, wehea te whakaroa pupuri kino ki te 60 ps.

Heoi, ki te peia e te I/O PLL nga karaka o nga rehita whakauru GPIO (rehita ngawari, aratau DDIO ranei), ka taea e koe te whakarite i te aratau utu ki te punaha tukutahi. Ka ngana te Fitter ki te whirihora i te I/O PLL mo te pai ake o te tatūnga me te whakaroa mo te tātaritanga wa I/O whakauru.

Mo te putanga GPIO me te putanga ka taea nga rehita, ka taea e koe te taapiri i te whakaroa ki nga raraunga whakaputa me te karaka ma te whakamahi i te putanga me te whakaputa ka taea nga mekameka whakaroa.

• Mena ka kite koe i te takahi i te wa tatūnga, ka taea e koe te whakanui ake i te tautuhinga mekameka whakaroa karaka whakaputa.
• Mena ka kite koe i te takahi i te waa pupuri, ka taea e koe te whakanui ake i te tautuhinga mekameka whakaroa o nga raraunga whakaputa.

GPIO Intel FPGA IP Hoahoa Examples

Ka taea e te GPIO IP matua te whakaputa hoahoa exampe ōrite ana ki tō whirihoranga IP i te ētita tawhā. Ka taea e koe te whakamahi i enei hoahoa exampiti hei tohutoro mo te whakamohio i te matua IP me te whanonga e tumanakohia ana i roto i nga whaihanga.

Ka taea e koe te whakaputa i te hoahoa exampmai i te ētita tawhā matua GPIO IP. I muri i to tautuhi i nga tawhā e hiahia ana koe, pawhiria Hanga Example Hoahoa. Ko te matua IP ka whakaputa i te hoahoa exampte puna files i roto i te whaiaronga ka tohua e koe.

Whakaahua 16. Puna Files i roto i te Hoahoa Hanga Exampte Whaiaronga

Tuhipoka: Ko te .qsys files mo te whakamahi o roto i te wa hoahoa exampte reanga anake. Kaore e taea e koe te whakatika i enei .qsys files.

GPIO IP Core Synthesizable Intel Quartus Prime Design Example

Ko te hoahoa synthesizable exampKo te punaha Kaihoahoa Platform kua rite ki te whakahiato ka taea e koe te whakauru ki tetahi kaupapa Intel Quartus Prime.

Te Hanga me te Whakamahi i te Hoahoa Example

Ki te whakaputa i te hoahoa hoahoa Intel Quartus Prime exampmai i te puna files, whakahaere i te whakahau e whai ake nei i roto i te hoahoa exampte whaiaronga:

quartus_sh -t make_qii_design.tcl

Hei tautuhi i tetahi taputapu tika hei whakamahi, whakahaeretia te whakahau e whai ake nei:

quartus_sh -t make_qii_design.tcl [ingoa_pūrere]

Ka hangaia e te tuhinga TCL he whaiaronga qii kei roto te kaupapa ed_synth.qpf file. Ka taea e koe te whakatuwhera me te whakahiato i tenei kaupapa i roto i te rorohiko Intel Quartus Prime.

GPIO IP Core Simulation Hoahoa Example

Ko te hoahoa whaihanga exampKa whakamahia e koe o tautuhinga tawhā matua GPIO IP ki te hanga i te tauira IP e hono ana ki tetahi taraiwa whaihanga. Ka mahia e te kaitaraiwa nga waka ohorere me te tirotiro i roto i te mana o nga raraunga ka puta.

Te whakamahi i te hoahoa exampNa, ka taea e koe te whakahaere i te whaihanga ma te whakamahi i te whakahau kotahi, i runga i te simulator e whakamahia ana e koe. Ko te whaihanga e whakaatu ana me pehea e taea ai e koe te whakamahi i te GPIO IP matua.

Te Hanga me te Whakamahi i te Hoahoa Example

Hei whakaputa i te hoahoa whaihanga exampmai i te puna files mo te Verilog simulator, whakahaere i te whakahau e whai ake nei i roto i te hoahoa exampte whaiaronga:

quartus_sh -t make_sim_design.tcl

Hei whakaputa i te hoahoa whaihanga exampmai i te puna files mo te simulator VHDL, whakahaere i te whakahau e whai ake nei i roto i te hoahoa exampte whaiaronga:

quartus_sh -t make_sim_design.tcl VHDL

Ko te tuhinga TCL ka hanga he raarangi sim kei roto nga raarangi-kotahi mo ia taputapu whaihanga tautoko. Ka kitea e koe nga tuhinga mo ia taputapu whaihanga i roto i nga raarangi e pa ana.

Rere Hekenga IP mo Arria V, Cyclone V, me Stratix V Pūrere

Ko te rerenga hekenga IP ka taea e koe te heke i te ALTDDIO_IN, ALTDDIO_OUT, ALTDDIO_BIDIR, me te ALTIOBUF IP matua o Arria V, Cyclone V, me Stratix V ki te GPIO IP matua o nga taputapu Intel Arria 10 me Intel Cyclone 10 GX.

Ko tenei rerenga hekenga IP ka whirihora i te GPIO IP matua kia rite ki nga tautuhinga o te ALTDIO_IN, ALTDDIO_OUT, ALTDDIO_BIDIR, me te ALTIOBUF IP cores, ka taea e koe te whakahou i te IP matua.

Kia mahara: Ko etahi o nga matua IP e tautoko ana i te rerenga hekenga IP i roto i nga ahuatanga motuhake anake. Mena kei roto to IP matua i te aratau kaore i te tautokohia, ka hiahia pea koe ki te whakahaere i te Kaiwhakatika Tawhā IP mo te GPIO IP matua me te whirihora a-ringa i te IP matua.

Heke ana i o ALTDIO_IN, ALTDDIO_OUT, ALTDIO_BIDIR, me ALTIOBUF IP Cores

Hei heke i o ALTDIO_IN, ALTDDIO_OUT, ALTDDIO_BIDIR, me ALTIOBUF IP matua ki te GPIO Intel FPGA IP IP matua, whai i enei mahi:

1. Whakatuwherahia to ALTDIO_IN, ALTDIO_OUT, ALTDIO_BIDIR, ALTIOBUF IP matua ranei i roto i te Kaiwhakatika Tawhā IP.
2. I roto i te Ko te whanau taputapu kua tohua inaianei, whiriwhiri Intel Arria 10 or Intel Cyclone 10 GX.
3. Pāwhiri Whakaoti hei whakatuwhera i te GPIO IP Parameter Editor.
   Ka whirihorahia e te Kaiwhakatika Tawhā IP nga tautuhinga matua GPIO IP e rite ana ki nga tautuhinga matua ALTDIO_IN, ALTDDIO_OUT, ALTDDIO_BIDIR, ALTIOBUF ranei.
4. Mena he tautuhinga hotokore i waenga i nga mea e rua, tohua nga tautuhinga tautoko hou.
5. Pāwhiri Whakaoti ki te whakahou i te matua IP.
6. Whakakapia to ALTDIO_IN, ALTDIO_OUT, ALTDIO_BIDIR, ALTIOBUF IP matua inamata ki RTL me te GPIO IP matua.

Tuhipoka: Ko nga ingoa tauranga matua o GPIO IP kaore pea i te rite ki nga ingoa tauranga matua ALTDIO_IN, ALTDDIO_OUT, ALTDDIO_BIDIR, ALTIOBUF IP ranei. Na reira, ko te whakarereke noa i te ingoa matua IP i roto i te waahi kare pea e ranea.

Nga korero e pa ana
Pahi Whakauru me te Putanga Moka Teitei me te Moka Iti kei te wharangi 12

Aratohu: Hurihia te datain_h me te datain_l Tauranga ki te IP Migrated

Ina heke koe i to GPIO IP mai i nga taputapu o mua ki te GPIO IP matua, ka taea e koe te huri Whakamahia nga ingoa tauranga taumata-runga tuku iho kōwhiringa i roto i te ētita tawhā matua GPIO IP. Heoi ano, he rereke te whanonga o enei tauranga i roto i te GPIO IP matua i nga waahanga IP e whakamahia ana mo nga taputapu Stratix V, Arria V, me Cyclone V.

Ko te matua GPIO IP e peia enei tauranga ki nga rehita putanga i runga i enei tapa karaka:

• datain_h—kei te taha piki o te karaka
• datain_l—kei te taha hinga o te karaka

Mena i heke koe i to IP GPIO mai i nga taputapu Stratix V, Arria V, me Cyclone V, whakawhitia nga tauranga datain_h me datain_l ina whakamohiohia e koe te IP i hangaia e te GPIO IP matua.

Nga korero e pa ana
Pahi Whakauru me te Putanga Moka Teitei me te Moka Iti kei te wharangi 12

GPIO Intel FPGA IP Kaiwhakamahi Aratohu Archives

He rite nga putanga IP ki nga putanga rorohiko Intel Quartus Prime Design Suite ki te v19.1. Mai i te putanga rorohiko Intel Quartus Prime Design Suite 19.2 i muri mai ranei, he kaupapa whakaputa IP hou nga konae IP.

Ki te kore e whakarārangitia he putanga matua IP, ka pa te aratohu kaiwhakamahi mo te putanga matua IP o mua.

Putanga Matua IP	Aratohu Kaiwhakamahi
20.0.0	GPIO Intel FPGA IP Aratohu Kaiwhakamahi: Intel Arria 10 me Intel Cyclone 10 GX Pūrere
19.3.0	GPIO Intel FPGA IP Aratohu Kaiwhakamahi: Intel Arria 10 me Intel Cyclone 10 GX Pūrere
19.3.0	GPIO Intel FPGA IP Aratohu Kaiwhakamahi: Intel Arria 10 me Intel Cyclone 10 GX Pūrere
18.1	GPIO Intel FPGA IP Aratohu Kaiwhakamahi: Intel Arria 10 me Intel Cyclone 10 GX Pūrere
18.0	GPIO Intel FPGA IP Aratohu Kaiwhakamahi: Intel Arria 10 me Intel Cyclone 10 GX Pūrere
17.1	Intel FPGA GPIO IP Core Aratohu Kaiwhakamahi
17.0	Altera GPIO IP Core Aratohu Kaiwhakamahi
16.1	Altera GPIO IP Core Aratohu Kaiwhakamahi
16.0	Altera GPIO IP Core Aratohu Kaiwhakamahi
14.1	Altera GPIO Megafunction Aratohu Kaiwhakamahi
13.1	Altera GPIO Megafunction Aratohu Kaiwhakamahi

Hītori Arotake Tuhinga mo GPIO Intel FPGA IP Aratohu Kaiwhakamahi: Intel Arria 10 me Intel Cyclone 10 GX Pūrere

Putanga Tuhinga	Intel Quartus Prime Putanga	Putanga IP	Huringa
2021.07.15	21.2	20.0.0	I whakahōuhia te hoahoa e whakaatu ana i te whakangāwari view o te ara whakauru GPIO kotahi-mutunga ki te whakahou i te dout[0] ki te dout[3] me te dout[3] ki te dout[0].
2021.03.29	21.1	20.0.0	I whakahouhia te nama putanga IP GPIO ki te 20.0.0.
2021.03.12	20.4	19.3.0	I whakahōuhia te aratohu hekenga IP ki te tohu ko te GPIO IP e peia ana datain_h ki te taha piki me te datain_l ki te taha heke.
2019.10.01	19.3	19.3.0	Kua whakatikahia te hapa tuhi i roto i nga waehere taumahi .qsf i te kaupapa mo nga huānga whakaroa.
2019.03.04	18.1	18.1	I roto i nga kaupapa e pa ana ki te ara whakauru, me te putanga me te putanga ka taea nga ara: I whakatikahia nga tuhipoka i roto i nga kaupapa ki te tohu kaore te GPIO Intel FPGA IP e tautoko i te whakatikatika hihiri o nga titi rua. He hononga taapiri ki te PHY Lite mo nga Atanga Whakarara Intel FPGA IP Core Aratohu Kaiwhakamahi: Intel Stratix 10, Intel Arria 10, me nga Pūrere Intel Cyclone 10 GX mo etahi atu korero mo nga tono e hiahia ana ki te whakatikatika hihiri mo nga titi takirua.
2018.08.28	18.0	18.0	I whakaingoatia te tuhinga mai i te Aratohu Kaiwhakamahi Intel FPGA GPIO IP Core ki GPIO Intel FPGA IP Aratohu Kaiwhakamahi: Intel Arria 10 me Intel Cyclone 10 GX Devices. He hono ki te Intel Stratix 10 GPIO IP aratohu kaiwhakamahi.  I whakaingoatia te IP mai i te "Intel FPGA GPIO" ki te "GPIO Intel FPGA IP".  Kua whakatikahia nga tauira "clk_fr" me "clk_hr" ki "ck_fr" me "ck_hr".  I whakahōuhia te ara whakauru GPIO IP me nga hoahoa ara whakaputa hei whakaatu i nga ingoa tohu matua IP.

Rā	Putanga	Huringa
Noema 2017	2017.11.06	He tautoko taapiri mo nga taputapu Intel Cyclone 10 GX. I whakahouhia nga ingoa tohu i roto i nga whika kia rite ki nga ingoa tohu i roto i te GPIO IP matua. Kua taapirihia te ahua ngaru ara whakaputa. I whakaingoatia "Altera GPIO IP matua" ki "Intel FPGA GPIO IP matua". I whakaingoatia "Altera IOPLL IP matua" ki "Intel FPGA IOPLL IP matua". I whakaingoatia "TimeQuest Timing Analyzer" ki "Timing Analyzer". I whakaingoatia "Qsys" ki te "Kaihoahoa Papamahi". Kua whakamaramahia ko nga tohu ASET me ACLR he kaha teitei.
Haratua 2017	2017.05.08	I whakahōuhia te ripanga e whakarārangi ana i ngā tawhā buffer GPIO hei whakapūtā i ngā tikanga mō te Whakamahia te ara iahiko pupuri pahi kōwhiringa tawhā. I whakaingoatia ano ko Intel.
Oketopa 2016	2016.10.31	I whakahōuhia te pukangaru ara tāuru. I taapirihia he kaupapa e whakaatu ana i nga moka teitei me te iti o te paihikara me nga pahi.
Akuhata 2016	2016.08.05	Kua taapirihia nga korero mo te tautoko OCT hihiri i roto i te GPIO IP matua. I whakahōuhia te kaupapa mo nga tautuhinga tawhā hei whakapai ake i te tika me te marama. I whakahouhia te waahanga mo te whakaputa i te hoahoa example. I taapirihia he kaupapa aratohu mo te whanonga o nga tauranga tuku iho ina heke koe ki te GPIO IP matua mai i nga taputapu Stratix V, Arria V, me Cyclone V. I tuhi ano, i hanga ano i te tuhinga kia pai ake ai te marama me te ngawari o te korero. I hurihia nga waahanga o Quartus II ki Quartus Prime.
Akuhata 2014	2014.08.18	Kua taapirihia nga korero mo te wa. Kua taapirihia nga korero whakauru rehita. Kua tapirihia Whakamahia nga ingoa tauranga taumata-runga tuku iho tawhā. He tawhā hōu tēnei. Kua taapirihia nga korero whakauru rehita. I whakakapihia te kupu megafunction ki te matua IP.
Noema 2013	2013.11.29	Tukunga tuatahi.

Tuku Urupare

GPIO Intel FPGA IP Aratohu Kaiwhakamahi: Intel Arria 10 me Intel Cyclone 10 GX Pūrere

Tuhinga / Rauemi

intel GPIO Intel FPGA IP [pdf] Aratohu Kaiwhakamahi GPIO Intel FPGA IP, GPIO, Intel FPGA IP, FPGA IP

Tohutoro

• Pukapuka Kaiwhakamahi